Esempio n. 1
0
	def ANDimm(self, DR, SR, Simm):
		self.debug('ANDimm R' + str(DR) + ' <- R' + str(SR) + ' & Imm(' + str(Tools.intCom(Simm.data)) + ')')
		self.gRegs[DR] = self.gRegs[SR].AND(Simm)
		self.setCC(DR)
Esempio n. 2
0
	def intCom(self):
		return Tools.intCom(self.data)
Esempio n. 3
0
	def readRegCom(self, index):
		return Tools.intCom(self.gRegs[index].bin()[1:])